芯片驗證不再卡殼，AI讓芯片驗證效率翻倍

本文由半導體產業縱橫（ID：ICVIEWS）編譯自IEEE

效率革命正在發生。

在電子領域，集成電路（IC）芯片是推動進步的幕后推手。每一次飛躍——無論是更智能的手機、性能更強的汽車，還是醫療保健和科學領域的突破——都依賴于比以往任何時候都更復雜、速度更快、功能更強大的芯片。然而，制造這些芯片并非僅僅依靠卓越的工程技術或雄心壯志。芯片設計過程本身也達到了驚人的復雜程度，隨之而來的是如何保持生產效率和產品質量不斷提升的挑戰。

隨著我們不斷突破物理極限，芯片制造商面臨的挑戰遠不止技術難題。勞動力短缺、時間緊迫以及對可靠芯片的制造要求都比以往任何時候都更加嚴格。為了確保芯片布局符合詳細的約束條件，例如保持晶體管和導線的最小特征尺寸、保持金屬層、多晶硅層和有源區等不同層之間的適當間距，以及確保過孔正確重疊以形成牢固的電氣連接，需要投入大量的精力。這些設計規則隨著每一代新技術的出現而不斷增加。每一次創新都伴隨著以更少的資源實現更多目標的壓力。因此，問題就變成了：我們如何幫助設計人員滿足這些要求？技術又如何幫助我們在不犧牲質量的前提下應對這些復雜性？

范式轉變：人工智能在電子設計自動化領域的崛起

一場變革浪潮正席卷整個電子設計自動化（EDA）領域。EDA是芯片制造商用來設計、分析和驗證當今芯片內部復雜集成電路的軟件和工具的專業領域。人工智能已經滲透到芯片設計流程的諸多環節——輔助布局布線、預測良率、優化模擬電路、自動化仿真，甚至指導早期架構規劃。人工智能并非僅僅加速傳統流程，而是為全新的思維和工作方式開辟了道路。

機器學習模型可以幫助預測缺陷熱點或優先考慮風險區域，而無需等到芯片送去制造。

人工智能無需進行蠻力計算或編寫無數行自定義代碼，而是利用先進的算法來發現模式、整理海量數據集并突出顯示問題，而這些問題如果通過人工方式發現可能需要數周時間。例如，生成式人工智能可以幫助設計人員用自然語言提出問題并獲得答案，從而簡化日常任務。機器學習模型可以在芯片送去制造之前很久就幫助預測缺陷熱點或確定風險區域的優先級。

人類專業知識與機器智能之間日益緊密的合作，正為所謂的“左移”或并行構建革命鋪平道路——在設計過程的早期階段就發現并解決問題，避免其演變成代價高昂的挫折。對于芯片制造商而言，這意味著更高的產品質量和更快的上市速度。對于設計人員而言，這意味著他們有機會專注于創新，而不是疲于應對各種缺陷。

圖 1. 左移和并行構建集成電路芯片可以同時執行多個以往需要順序完成的任務。來源：西門子

物理驗證瓶頸：為什么設計規則檢查比以往任何時候都更加困難

隨著芯片變得越來越復雜，設計過程中被稱為物理驗證的部分成為了關鍵瓶頸。物理驗證檢查芯片布局是否符合制造商的嚴格規定，并與原始功能原理圖完全一致。其主要目標是確保設計能夠可靠地制造成可正常工作的芯片，并且不存在可能導致后續故障的物理缺陷。

設計規則檢查 (DRC) 是物理驗證的基石。DRC 軟件會掃描芯片布局的每個角落，查找違規之處——這些違規可能導致缺陷、降低良率，甚至使設計無法制造。但如今的芯片不僅體積更大，而且結構更加復雜，由多層邏輯、存儲器和模擬元件交織而成，有時甚至以三維方式堆疊。規則也變得不再簡單。它們可能取決于幾何形狀、上下文、制造工藝，甚至取決于布局中遠距離特征之間的相互作用。

傳統上，設計規則檢查（DRC）是在流程后期進行的，此時所有組件都已組裝成最終的芯片布局。在這個階段，通常會發現數百萬個違規項——而修復這些后期問題需要耗費大量精力，導致代價高昂的延誤。

為了減輕這種負擔，人們越來越重視將設計規則檢查 (DRC) 提前到流程早期階段——這種策略被稱為“左移”。工程師們不再等到整個設計完成才進行 DRC 檢查，而是嘗試在模塊和單元級別更早地識別和解決 DRC 錯誤。這種并行設計和驗證方法使得大部分錯誤能夠在修復速度更快、干擾更小的時候被發現。

然而，在芯片設計流程早期，當各個模塊尚未通過DRC檢查時就對整個芯片運行DRC，會產生規模驚人的數據集——通常會有數千萬到數十億個“錯誤”、警告或標記，因為與已經完成完整設計流程的芯片相比，未完成的芯片設計“不干凈”。處理這些“不干凈”的結果本身就是一項挑戰。設計人員必須確定優先處理哪些問題，識別指向系統性問題的模式，并決定哪些才是真正重要的。在許多情況下，這項工作緩慢且需要“手動”完成，取決于工程師篩選數據、過濾重要信息以及在團隊之間共享發現的能力。

為了應對信息過載，設計團隊想方設法限制信息量。他們可能會限制每條規則的錯誤數量，或者使用一些非正式的捷徑——例如通過電子郵件將數據庫或屏幕截圖發送給團隊成員，在聊天信息中共享過濾器，以及依賴專家來查找問題。然而，這種方法并不可持續。它可能會遺漏一些影響芯片整體的重大問題，而這些問題可能會波及最終產品。此外，它還會減慢響應速度，并使協作變得極其耗費人力。

隨著勞動力短缺的持續存在和現代芯片復雜性的不斷提升，對更智能、更自動化的DRC分析的需求變得迫切。那么，更好的解決方案會是什么樣的？人工智能又如何幫助彌合這一差距？

人工智能驅動的DRC分析的興起

人工智能的最新突破徹底改變了錯誤率分析的格局，這在幾年前是難以想象的。人工智能系統不再需要逐行或逐項掃描，而是可以處理數十億個錯誤，將它們聚類成有意義的組，并幫助設計人員更快地找到根本原因。這些工具運用計算機視覺、高級機器學習和大數據分析等技術，將曾經看似無窮無盡的信息轉化為行動路線圖。

人工智能能夠整理混亂的數據集，發現隱藏在多個規則或區域中的系統性問題，從而幫助識別基本過濾方法可能遺漏的風險。通過對相關錯誤進行分組并突出顯示熱點區域，設計人員可以把握全局，并將時間集中在關鍵之處。基于人工智能的聚類算法能夠可靠地將數周的人工調查轉化為幾分鐘的引導式分析。

人工智能系統可以處理數十億個錯誤，將它們聚類成有意義的組，并幫助設計人員更快地找到根本原因。

另一項優勢在于協作。現代工具將結果視為共享的動態數據集，而非靜態表格，使團隊能夠指定負責人、注釋發現，并在模塊工程師和分區工程師之間傳遞精確的分析視圖，甚至跨越組織邊界。動態書簽和共享的用戶界面狀態減少了混亂和返工。團隊不再需要“來回溝通”，而是攜手并進。

這些創新成果大多展現了將人工智能融入驗證流程核心所能帶來的無限可能。它們不僅能幫助設計人員分析結果，還能幫助所有人理解數據、總結發現，并在整個流程中做出更優的設計決策，直至最終流片。

西門子 Calibre Vision AI 在 DRC 分析和協作方面取得的真正突破

西門子提供的Calibre Vision AI 平臺是人工智能驅動的 DRC 分析領域最引人注目的案例之一，它為全芯片驗證樹立了新的標準。憑借多年在物理驗證方面的經驗，西門子意識到，突破瓶頸不僅需要更智能的算法，還需要重新思考團隊協作方式以及數據在整個流程中的流動方式。

Vision AI 的設計兼顧速度和可擴展性。它采用緊湊的錯誤數據庫和多線程引擎，可在數分鐘內加載數百萬甚至數十億個錯誤，并將其可視化，使工程師能夠看到整個芯片上的錯誤集群和熱點區域。該工具不會顯示大量的錯誤代碼或孤立的規則違規，而是呈現布局的熱圖，突出顯示問題最集中的區域。通過啟用或禁用圖層（布局、標記、熱圖）并調整圖層不透明度，用戶可以清晰、自定義地了解當前情況，并確定下一步的檢查方向。

Vision AI 利用先進的機器學習算法，分析每一個錯誤，找出具有共同故障原因的組。

但真正的魔力在于人工智能引導的聚類。Vision AI 利用先進的機器學習算法，分析每一個錯誤，找出具有共同故障原因的組。這意味著設計人員可以一次性解決數百個檢查項的根本原因，而無需逐個進行繁瑣的排查。例如，如果使用傳統工具，團隊可能需要耗費大量精力來處理 3400 個檢查項和 6 億個錯誤；而 Vision AI 的聚類功能可以將工作量減少到僅需調查 381 個組——化繁為簡，并將調試時間至少縮短一倍。

圖 2. Calibre Vision AI 軟件可自動執行并簡化芯片級 DRC 驗證流程。來源：西門子

Vision AI 還具有高度協作性。動態書簽能夠精確記錄分析狀態，從圖層過濾器到縮放的布局區域，以及注釋和負責人分配等信息。共享書簽會將實時分析結果（而非靜態快照）發送給同事，確保每個人都能從同一視圖進行工作。團隊可以導出結果數據庫，將可執行的操作分組分配給模塊負責人，并將分析結果無縫導入到其他西門子 EDA 工具中進行進一步調試。

賦能每一位設計師：縮小專業知識差距

芯片驗證中一個常見的痛點是需要深厚的專業知識——了解哪些錯誤至關重要，哪些模式意味著問題，以及如何解讀復雜的結果。Calibre Vision AI 有助于消除這種不公平競爭。其基于人工智能的算法能夠始終如一地創建與資深專家相同的集群和調試路徑，而且只需幾分鐘即可完成。新用戶也能快速發現系統性問題，并像經驗豐富的工程師一樣高效工作，從而幫助芯片公司應對人員短缺和人員流動問題。

除了集群和書簽功能外，Vision AI 還允許設計人員利用自身數據構建自定義信號。該平臺可確保客戶模型和數據的安全，供其專屬使用，從而保障敏感信息在公司內部的保密性。此外，通過與西門子 EDA AI 生態系統集成，Calibre Vision AI支持生成式 AI聊天機器人和推理助手。設計人員可以直接提問——例如關于語法、信號或流程的問題——并獲得快速準確的答案，從而簡化培訓和推廣流程。

實際成果：加快分析速度并分享洞見

來自領先集成電路公司的客戶反饋表明，人工智能在全芯片設計規則檢查 (DRC) 分析和調試方面具有切實價值。一家公司報告稱，Vision AI 至少減少了他們一半的調試工作量——這一節省足以決定芯片能否順利流片。另一家公司指出，該平臺的信號算法能夠自動創建經驗豐富的用戶需要手動識別的檢查組，從而節省了時間和精力。

量化方面的提升非常顯著。例如，Calibre Vision AI 加載和可視化錯誤文件的速度遠超傳統調試流程。圖 3 展示了四個不同測試用例的差異：傳統流程需要 350 分鐘才能處理完的結果文件，而 Calibre Vision AI 僅需 31 分鐘。在另一個測試用例（圖中未顯示）中，僅用了五分鐘就分析并聚類了來自 380 多個規則檢查的 32 億個錯誤，將其歸納為 17 個有意義的組。設計人員現在無需再被海量的錯誤數據所困擾，而是可以將時間用于解決實際問題。

圖 3. 傳統 DRC 調試流程與 Calibre Vision AI 流程的結果加載時間對比圖。來源：西門子

展望未來：人工智能在芯片設計領域的未來

如今的芯片對EDA軟件的要求已遠不止于漸進式改進。隨著對速度、質量和協作的需求不斷增長，物理驗證的未來將由更智能、更具適應性的技術來塑造。借助AI驅動的DRC分析，我們看到了清晰的發展路徑：更快、更高效地發現系統性問題，實現智能調試，加強協作，并讓每位設計人員都有機會發揮專家級的作用。

Calibre Vision AI等平臺將工程師的創造力與人工智能的速度和洞察力相結合，正在推動全芯片分析領域生產力的大幅提升。借助這些工具，團隊不僅能夠應對復雜性，還能將其轉化為競爭優勢。

在西門子，芯片驗證的未來已初具雛形——智能與直覺相輔相成，新理念以前所未有的速度轉化為芯片。隨著行業不斷突破界限，開啟下一代器件的時代，人工智能將助力芯片設計邁上新的高峰。

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