PCIe 8.0，為時過早

本文由半導體產業(yè)縱橫（ID：ICVIEWS）編譯自itmedia

PCI Express 8.0還有很多不足。

2025年6月11日，在圣克拉拉會議中心（SCCC）舉行的PCI-SIG開發(fā)者大會上，PCI-SIG宣布完成PCI Express 7.0的標準化，并啟動PCI Express 8.0規(guī)范的制定工作。當時，PCI Express 8.0的速度和配置尚未確定，因此并未公布。然而，在8月4日同樣在SCCC舉行的“內存和存儲的未來（FMS）2025”大會新聞發(fā)布會上，PCI Express 8.0的帶寬將比7.0翻倍。

PCI Express 7.0 規(guī)范回顧

PCI Express 7.0 的開發(fā)始于 2022 年，緊隨 PCI Express 6.0 規(guī)范的完成。PCI Express 6.0 的原始信號傳輸速度為 32GT/秒的 PAM4，PAM4 的引入實現(xiàn)了一種名為 FLIT（流量控制單元）的全新重傳機制。為什么要引入 FLIT？雖然 PCI Express 5.0 的 32GT/秒和 NRZ（不歸零）標準意味著將可靠性保持在 1 FIT（每 1E9 小時一次）以下并不特別困難（這可以通過在發(fā)送端和接收端都使用濾波器和均衡器來實現(xiàn)），但 PAM4 的引入顯著降低了接收水平。

然而，從功耗和延遲的角度來看，引入強大的 FEC（前向糾錯）機制并不合適。具體來說，以太網中使用的 Reed Solomon FEC（RS-FEC）會在 514 位數據信號中添加 30 位糾錯碼，并將其作為 544 位信號傳輸。這種強大的機制可以檢測最多 30 個符號（300 位）的錯誤，并糾正最多 15 個符號（150 位）。然而，實現(xiàn)這一點需要在發(fā)送和接收端都進行完整的 DSP 操作，這會產生大量熱量（并增加實現(xiàn) DSP 的成本）。此外，實現(xiàn) RS-FEC 會使延遲增加約 100 納秒。PCI-SIG 認為這種延遲的增加尤其不可接受。

因此，PCI-SIG 在傳輸數據之前會先應用輕量級 FEC（幾乎不會增加延遲）。當然，這本身并不能提供完全的糾錯，但它確實降低了糾錯的頻率。因此，除了輕量級 FEC 之外，F(xiàn)LIT 是一種在鏈路層使用 CRC 檢測錯誤并在鏈路層重傳數據的機制。對于 PCI Express 來說，重傳機制是在事務層實現(xiàn)的，但這會帶來很大的開銷。因此，他們希望通過在鏈路層加入重傳機制，以較低的開銷進行糾錯。順便說一句，使用 FLIT 會產生大約 100 納秒的延遲，但官方的解釋是“RS-FEC 總是會產生 100 納秒的延遲，但 FLIT 重傳的頻率要低得多，因此對延遲的影響很小。”

到目前為止，業(yè)內一直在討論 PCI Express 6.0，但 PCI Express 7.0 在保持相同結構的情況下將信號速度提高了一倍。自然而然地，一些簡單的問題出現(xiàn)了：“同樣的 Light FEC 能處理嗎？”以及“FLIT 會不會更頻繁？”當 PCI Express 7.0 的開發(fā)計劃于 2022 年公布時，筆者提出了這些問題，并得到了這樣的答案：“該規(guī)范計劃于 2025 年發(fā)布，所以我們還有三年時間。我們希望技術進步能夠在此期間解決這個問題。” 這有點像是給自己三年后“傳授”的答案，但看起來我們終于找到了解決方案。然而，事實證明，事情并沒有我們想象的那么簡單。

首先，以下是關鍵指標（圖 1）。首先，延遲增加了不到 10 納秒，這可能主要歸功于接收器均衡器功能的增強，稍后將對此進行討論。同樣值得注意的是，重定時器從之前的每通道兩個擴展到最多四個。然而，錯誤頻率從 32GT/秒 PAM4 增加到 64GT/秒 PAM4，導致與不使用 PAM4 的 PCI Express 5.0 相比，帶寬效率低下不到 2%。

圖 1：與 PCI Express 6.0 相比，電源效率應該有所提升，唯一的解決方案是改進工藝。來源：PCI SIG

線路本身應該與PCI Express 6.0之前的版本相同，但焊盤間損耗為-36dB，小于PCI Express 6.0的-32dB（圖2）。這似乎意味著通過接收器側的校正確保了4dB的裕度，但更令人擔憂的是底部的聲明“在32GHz時將PCB損耗保持在1dB/英寸以下”，這似乎更難實現(xiàn)。用普通的FR-4實現(xiàn)這一點似乎有點困難。

來源：PCI SIG

信號相關要求越來越嚴格

就信號而言，參考時鐘 (Reference Clock) 的實現(xiàn)難度更大（圖 3）。不過，市面上已經有時鐘抖動低于 60 飛秒的 PLL（例如，瑞薩電子的晶體振蕩器“XK”的抖動為 55 飛秒），因此并非無法實現(xiàn)。事實上，最好不要將其從 PCI Express 6 的 100 飛秒減半到 50 飛秒。

圖 3：模擬結果表明，時間預算為 100 飛秒，但實際上似乎相當緊張。來源：PCI SIG

圖 4顯示了實際通道上數據眼圖的比較。如果發(fā)射器不使用第二前光標，眼高將明顯減小，眼寬也會縮短，因此，當預期距離一定時，第二前光標是必不可少的。撇開焊接到 PCB 上的器件連接不談，似乎最好假設，除非使用第二前光標，否則無法通過 PCI Express 連接器進行正常通信。

圖 4：這不僅適用于 PCI Express 7.0，也適用于 PCI Express 6.0。在 7.0 中，無論高度如何，寬度都會減半。來源：PCI SIG

發(fā)射端的參數如下（圖5）。當然，由于信號速度翻倍，裕度顯著降低，所以我們需要設計一個能夠適應這種情況的電路。

圖 5：PCI Express 6.0 及更高版本中的 BER 為 10E-6，這是基于 FLIT 與標準結合使用的假設。來源：PCI SIG

然而，這只是一種假象，接收端（圖6 ）　實際上要困難得多。Rx均衡從PCI Express 6.0中的16tapDFE幾乎翻了一番，變成了29tap FFE + 1tapDFE。照片01中顯示的“不到10納秒的延遲增加”中，超過一半可能是由于Rx均衡造成的（其余部分可能是由于FLIT頻率的增加）。此外，順從眼高從6.0版的6mV增加到7.0版的10mV，似乎是第二個Tx預光標的影響（這實際上意味著它必須強制執(zhí)行）。無論高度如何，寬度都縮小到大約1.5皮秒，這似乎相當具有挑戰(zhàn)性。

圖 6：Rx 均衡僅供參考。雖然篡改 Tx 端會導致不兼容，但只要信號能夠正確解碼，定制 Rx 實現(xiàn)就足夠了。因此，定制 Rx 均衡似乎將成為 PCI Express 7.0 IP 的差異化因素。 來源：PCI SIG

PCI Express 8.0

現(xiàn)在，PCI Express 7.0 的數據傳輸速率為 128Gbps，但信令速率為 64GT/秒。就電信號而言，現(xiàn)在處理高達約 56GT/秒的速度已是司空見慣。這是因為 100G 以太網的 PMA 信號是 56G PAM4。因此，（除了糾錯問題）處理 32G PAM4 信號并不困難。然而，對于 200G 以太網的 106G PAM4 而言，未來仍面臨相當大的挑戰(zhàn)。

原因之一是插入損耗急劇增加，這使得長距離傳輸電信號變得極其困難。圖 7取自 Broadcom 在 Hot Chips 2024 上的演示文稿，顯示連接以太網交換機 ASIC 和可插拔收發(fā)器模塊的線路損耗隨著速度的增加而急劇增加。回到照片 02，對于 PCI Express 7.0，線路布線（左圖中的基板布線和右表中的系統(tǒng)部分）必須保持在 -17.5 dB 以內。然而，Broadcom 估計在 212 Gbps（106G PAM4）時總共將實現(xiàn) -21 dB。當使用電信號時，這種插入損耗在速度超過 50 GT/秒時會變得非常顯著，這引發(fā)了關于是否使用玻璃基板代替 FR-4 的新一輪爭論。

圖 7：博通表示，傳統(tǒng)的實現(xiàn)方式已不再適用于 212Gbps 時代，并正在推廣 CPO（共封裝光學器件）。這也很有意義。來源：博通

在此背景下，PCI-SIG 于 2025 年 8 月 4 日宣布 PCI Express 8.0 將達到 256GT/秒（圖 8）。換句話說，它將是一個 128GT/秒的 PAM4 信號。

PCI Express 8.0 只是將信號速度提高了一倍，即 PAM4 達到 128GT/秒。這是一個非常具有挑戰(zhàn)性的技術目標，但距離規(guī)范最終確定還有三年時間。

為了實現(xiàn)這一目標，不僅需要芯片的小型化，還需要重新審視布線、基板以及連接器的材料和制造工藝。特別是，目前正在研究使用損耗更低的連接器。

當然，也有一些情況會使用光纖，但信號在機箱內部保持電信號，而光纖用于外部路由。使用這種光纖，損耗不會造成太大問題，但每米的延遲約為 5 納秒。因此，如果應用程序可以忽略延遲（通過在路徑中插入重定時器），則從技術上講可以將其擴展到大約 100 米，但對于對延遲敏感的應用程序來說，幾米將是極限。

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