芯片，遇到難題

最近，semiengineering的文章指出，由于復雜性不斷上升，芯片制造從單片芯片轉向多芯片組件，需要進行更多次迭代，以及定制化程度不斷提高導致設計和驗證更加耗時，首次流片的成功率正在急劇下降。

從西門子提供的數據看，半導體行業首次流片的成功率已經達到了歷史低點。此外，隨著2nm的到來，先進制程工藝下的芯片良率也很難提高。

芯片遇到了大難題。

01

芯片流片成功率，歷史低點

流片對于芯片設計來說，就是參加一次大考。

流片是檢驗芯片設計是否成功的關鍵，就是將設計好的方案交給代工廠生產出樣品，檢驗設計的芯片有沒有達到設計要求，或者要不要進一步優化。如果能夠生產出符合要求的芯片，那么就可以大規模生產了。

在紀錄片《電子立國自述傳》中，對于流片時的心情是這么描述的：每次芯片tapeout的兩三個月里，我的內心終日惶惶不安，難以入眠。無時無刻不在想哪里對不對，會不會有問題……等到芯片送回來，第一次按RESET時，我的心情緊張到了極點，松開RESET的瞬間，便是區分天堂與地獄的瞬間。

從西門子的數據來看，正常芯片流片首次成功率在30%左右，但兩年降到 24%，2025年成功率更是降低至14%，十家中有八家都會失敗。

有些芯片失敗是因為設計流程過于隨意，有的芯片失敗不一定是因為功能問題。如果流片返回后運行速度比預期慢10%，或者功耗比預期大10%，在市場上可能就沒有競爭力了，也就需要重新流片。

不少芯片巨頭都在流片上栽過跟頭，比如AMD的 Bulldozer（推土機）架構芯片、高通驍龍810芯片等。

AMD 的 Bulldozer 架構于 2007 年開始研發，將兩個物理核心組成一個模塊，共享浮點單元和 L2 緩存，但實際性能未達預期。由于設計復雜，流片后性能不佳，前期研發費用浪費，而英特爾同期推出的 Sandy Bridge 架構處理器性能更優，搶占了市場份額。

高通驍龍810芯片是2015年推出的旗艦移動處理器，但因采用先進制程和高性能設計，流片后出現嚴重發熱和高功耗問題，導致手機過熱、降頻，用戶體驗差。高通隨后進行了改進優化，而競爭對手三星則憑借更穩定、低功耗的Exynos處理器搶占了部分市場份額。

流片成功率下降，主要有四個原因。

一是，芯片越來越復雜。現在的芯片設計越來越多地采用多芯片組件，這些不同組件往往需要在不同的工藝節點生產。以先進的服務器芯片為例，計算核心采用5nm 工藝以實現更高性能和更低功耗，而存儲單元可能使用更成熟的 14nm 工藝以保證成本和穩定性。這意味著需要協調多個代工廠和工藝技術，增加了設計和制造的復雜性。

二是，定制化芯片越來越多。定制化芯片是針對特定的數據類型、算法或應用場景設計，這使得芯片設計和驗證工作變得異常繁瑣。例如，用于深度學習推理的定制芯片，需要針對神經網絡的特定結構和計算模式進行優化，從架構設計到指令集開發都需要重新規劃。

三是，企業開發模式變了。過去，芯片開發周期通常為18 個月左右，而現在企業為了保持市場競爭力，需要在更短的時間內推出更多產品。許多芯片企業為了按時完成流片任務，不得不壓縮設計和驗證時間，甚至在一些關鍵環節簡化流程。設計中的潛在問題無法被及時發現和解決，增加了流片失敗的風險。

四是，人工智能帶來的壓力。人工智能的快速發展對半導體芯片的計算能力提出了極高的要求。AI 應用需要芯片提供更高的算力，但目前的開發和驗證生產力并未有相應的突破。這導致芯片設計團隊在有限的時間內需要交付更復雜的設計，增加了首次流片失敗的風險。

半導體工程的編輯Brian Bailey在分析首次流片成功率降低的原因時也表示：“人工智能對芯片算力需求暴增，遠超當前半導體技術和架構的進步速度。但開發和驗證技術卻沒跟上，工程師只能用老工具，在更短時間內完成更多工作，流片失敗也就不奇怪了。”

上一次出現流片成功率降低還是在2018年。

在2018年之前，半導體行業的ASIC首次流片成功率也是維持在30%左右，但2018年直接降到了26%。FPGA的數據比較難統計，但是可以看生產中漏掉的BUG數量。2018年，只有16%的FPGA項目能夠實現零BUG漏出，這其實比ASIC首次流片成功率的下降更加嚴重。

成功率下降的節點，正是業內大量設計從28nm遷移到14nm的時候，并且7nm當時還在逐漸普及。并且，越來越多的芯片設計把安全當作一個關鍵因素，汽車和工業領域尤為突出。

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芯片良率，難倒巨頭

在芯片行業面臨流片成功率暴跌的嚴峻形勢下，即便成功完成流片，也并非萬事大吉。流片只是芯片生產的開端，后續生產環節同樣挑戰重重，其中芯片良率低的問題同樣棘手，成為制約芯片行業發展的又一大阻礙。

良率是半導體工廠的核心競爭力所在，也被稱為是半導體工廠的“生命線”。

芯片良率，指合格芯片的數量與生產出的總芯片數量的比例。即：良率=合格芯片數量/生產的芯片總量 x 100%

例如，如果在一片晶圓上制造了1000個芯片，其中950個是合格的，那么良率就是：良率=(950/1000)×100%=95%

良率通常需要在整個生產過程中進行多個階段的測量和計算，因為每個生產步驟都有可能引入缺陷，影響最終的良率。通常相應芯片良率需要達到70%或更高才能進入大規模量產階段。

在行業內，即便強如臺積電、三星、英特爾這些巨頭，也被芯片良率問題所困擾。

臺積電在先進制程良率控制上表現較為出色。在2020年時，臺積電在IEEE IEDM會議上披露，其5納米工藝的測試芯片平均良率為80%，峰值良率超過90%。

據MSN報道，臺積電3納米芯片良率高達80%以上。市場上的巨頭如蘋果、高通也都紛紛選擇了臺積電3nm。

臺積電2nm的信號比較積極。據了解，2nm制程技術在成熟度上取得了快速進展，其缺陷密度率已與3nm和5nm相當，并采用了新的環繞柵極晶體管（GAAFET）架構。與3nm增強版（N3E）相比，2nm制程的速度提升了10%至15%。目前，臺積電的2nm 制程的良率已達到 60% 以上。

相比之下，三星的情況則不容樂觀。2nm 工藝良率從年初的 20% - 30% 提升至 40% 以上，其首款采用2納米工藝的Exynos 2600芯片計劃于2025年11月量產。這與前文提到的臺積電60%的良率，還有差距。

3nm 工藝問題更為突出。SF3E-3GAE（第一代3nm GAA工藝）的良率在50%～60%之間，未達到最初設定的70%目標。SF3-3GAP（第二代3nm GAA工藝）良率更低，僅為20%左右，遠低于預期目標，導致三星在3nm芯片代工市場競爭力不足，甚至自家的Exynos 2500芯片也因良率問題難產。

英特爾在良率數據披露上較為模糊，雖有副總裁表示Intel 4 制程良率高于預期，Intel 3 制程達成整體良率和性能目標，但天風國際分析師郭明錤曾稱，2025 年初首批 Intel/IFS 18A 先進制程生產的 Panther Lake 工程樣品良率不到 20% - 30%。

不過這一說法遭到英特爾方面駁斥。英特爾投資者關系副總裁John Pitzer在摩根士丹利科技、媒體和電信會議上表示：“總體而言，我們認為Intel 18A的水平能夠對標臺積電的N3或者N2。我們正按計劃推進Intel 18A ，并已宣布將在今年上半年完成首個外部客戶的流片工作。”

巨頭們在芯片良率上的困境，足見這一難題的棘手程度。

良率提不上去，原因是多方面的。

原材料上，硅片質量、光刻膠均勻度、摻雜劑精度等都會影響良率，比如硅片有雜質、光刻膠不均勻，都會導致芯片性能出問題，而高質量原材料不僅技術要求高，價格也貴。

制造環境和設備也很關鍵，芯片生產需要超潔凈環境，空氣中的顆粒都可能造成芯片缺陷，設備的穩定性、精度和維護也很重要，引入新設備成本高，還可能存在技術適配問題。工藝技術上，光刻、蝕刻等流程復雜，現有工藝優化空間有限，新技術如極紫外光刻（EUV）又面臨技術和成本難題。

此外，質量管控不到位，生產過程中數據收集和分析不及時，就沒法提前發現和解決問題，導致缺陷難以糾正。

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結語

芯片流片成功率暴跌和良率提升困難，是當前芯片行業必須面對的挑戰。

提高流片成功率，要優化設計，可以用AI 輔助設計，提高準確性；加強設計驗證，提前發現問題。還要重視人才培養，提升工程師的專業能力。同時，芯片設計企業要和晶圓代工廠、EDA 供應商加強合作，整合產業鏈資源。

提升芯片良率，要改良制程，優化設計和工藝控制。在設備和材料上，升級設備、選用優質原材料。技術創新也很重要，利用AI 和大數據監控生產線，探索新材料、新工藝。還要建立嚴格的質量管控體系，從原材料采購到成品全流程監控。

這些問題的解決，需要各方從技術、人才、產業鏈等多方面努力。