芯片越小，AI 越狂？

本文由半導體產業縱橫（ID：ICVIEWS）編譯自techspot

原子尺度的較量，芯片制程的終極對決。

在計算機芯片領域，數字越大越好：更多核心、更高GHz 頻率和更高 FLOP 性能，這些都是工程師和用戶共同追求的。然而，有一個指標卻與之相反：越小越好。歡迎來到半導體制造和技術節點（也稱為工藝節點）的世界。

但它究竟是什么？為什么它的尺寸不斷縮小？為什么它要以納米為單位？為什么數字5、3 和 2 現在成了業界熱議的話題？

小型晶體管的競爭不再僅僅由智能手機或電腦驅動，人工智能也正在加速其發展。對人工智能加速器和大規模LLM 訓練硬件的爆炸式增長需求，使得先進的芯片制造既成為一項戰略資產，也成為全球計算能力的瓶頸。大型科技公司正投入數百億美元用于制造和購買使人工智能成為可能的芯片。讓我們踏上一段探索工藝節點世界的旅程。

特征尺寸的含義

與芯片制造相關的最大的營銷術語之一是特征尺寸。

在芯片行業，特征尺寸與工藝節點息息相關。歷史上，它指的是晶體管布局內部的最小間隙。如今，這一定義已被延伸和模糊——印在包裝盒上的數字并不總是蝕刻在硅片上的數字。不同的制造商測量方法不同，像“5納米”或“3納米”這樣的工藝標簽也不再與字面幾何形狀清晰對應。

換句話說，如今的工藝節點更像是一個營銷術語，在比較生產方法方面并沒有多大用處。盡管如此，晶體管仍然是任何處理器的關鍵特性，因為晶體管組執行芯片內部所有的數字運算和數據存儲。

但即使“納米”已成為一種營銷代名詞，同一制造商內部節點的縮小仍然標志著密度、效率和性能的真正飛躍。正因如此，盡管存在諸多模糊性，但“更小”仍然是制程的終極目標。

為什么更小的晶體管很重要

處理器世界中沒有任何活動是瞬間發生的，每個操作都需要電能。更大的組件需要更多時間來改變狀態。信號需要更多時間傳輸，并且處理器內部的電流循環需要更多能量。簡而言之，更大的組件占用更多物理空間，使芯片本身更笨重。

在上圖中，我們看到了三款老式英特爾CPU。從左到右依次為：2006 年的賽揚、2004 年的奔騰 M 和 1995 年的舊款奔騰。它們的制程工藝分別為 65 納米、90 納米和 350 納米。

換句話說，這款28年前設計的處理器中的關鍵部件比17年前的型號大了五倍多。另一個值得注意的區別是：新款芯片包含約2.9億個晶體管，而最初的奔騰處理器只有300多萬個晶體管，幾乎少了一百倍。

雖然工藝節點的減少導致最近的設計物理尺寸更小、晶體管數量更多，但不可否認的是，它在英特爾的進步中發揮著關鍵作用。

但真正的關鍵在于：賽揚處理器的發熱量約為30W，而奔騰處理器的發熱量僅為 12W。這些熱量主要來自電流在芯片電路中的流動。電流流動時，能量會因各種過程而耗散，其中絕大部分以熱量的形式釋放。雖然 30W 肯定高于 12W，但務必記住，賽揚處理器的晶體管數量幾乎是奔騰處理器的 100 倍。鑒于較小的工藝節點具有芯片更緊湊、晶體管更多、切換更迅速（每秒計算次數更多）以及以熱量形式釋放的能量更少的優勢，這自然會引發一個問題：為什么不是世界上所有的芯片都采用盡可能小的工藝節點來制造呢？

要有光！

此時，理解一種名為光刻的工藝至關重要。在此過程中，光線穿過一種稱為光掩模的裝置，該裝置會阻擋特定區域的光線，同時允許其他區域光線穿透。光線穿過的區域會被高度集中到一個很小的區域。然后，這些光線會與芯片制造中使用的特殊層相互作用，從而勾勒出芯片各個組件的位置。

可以將其類比為手部的X 射線：骨頭阻擋射線，起到光掩模的作用，而肉體則允許射線通過，從而產生展示手部內部結構的圖像。

有趣的是，這個過程并沒有使用真正的光。即使是像奔騰這樣的老芯片，光的“尺寸”或波長也太大了。現在，你可能會好奇光究竟怎么會有尺寸，但這指的是波長。光是一種電磁波，是電場和磁場永恒振蕩的融合。

雖然我們經常用經典的正弦波來表示它的形狀，但電磁波實際上并沒有明確的形狀。相反，它們相互作用時產生的效應遵循這種正弦波模式。這種振蕩模式的波長表示波上兩個重合點之間的物理距離。

想象一下海浪拍打海岸的場景；波長是連續波峰之間的距離。電磁波的波長范圍非常廣泛，因此我們將它們統稱為“頻譜”。

小，更小，最小

下圖中，我們所知的光只是整個光譜中極小的一部分。這個光譜還包括其他我們熟悉的波段，例如無線電波、微波、X射線等等。在這個光譜中，光的波長大約為 10-7米，或大約 0.000004 英寸！

對于如此微小的測量，科學家和工程師傾向于使用納米（簡稱“nm”）。如果我們深入研究光譜的一部分，我們會發現可見光實際上的波長范圍是從380納米到750納米。

來源：Philip Ronan、Gringer

回想一下本文前面提到的老款賽揚芯片，它采用65 納米工藝制造。你可能會想，如何制造出比可見光更小的元件？很簡單：光刻工藝使用的不是光，而是紫外線（又稱 UV）。

根據光譜圖，紫外線始于約380 納米（可見光達到頂峰），并縮小至約 10 納米。英特爾、臺積電和格芯等制造商使用一種名為 EUV（極紫外光）的電磁波，其波長僅為 13.5 納米。這是目前制造 7 納米以下芯片的標準，而更先進的版本，即高數值孔徑 EUV（高數值孔徑 EUV），正在被引入，允許創建尺寸小于 2 納米的特征。

這些更短的波長不僅允許生產更小的元件，而且還可能提高它們的整體質量。這使得各個部件能夠更緊密地封裝在一起，有助于縮小芯片的整體尺寸。

不同的制造商對其采用的制程節點規模有不同的名稱。英特爾為其10 納米制程節點之一使用了一個朗朗上口的名稱：P1274，但對于普通用戶來說，他們通常將其表示為“10 納米”。相比之下，臺積電則簡單地將其標記為“10FF”。

像AMD 這樣的處理器設計公司會設計出適合這些較小制程節點的布局和結構，然后依靠像臺積電這樣的制造巨頭進行生產。臺積電一直在努力推進更小的制程節點（5 納米、3 納米），為蘋果、高通、英偉達和 AMD 等主要客戶制造芯片。在這個制造領域，一些最小的特征尺寸僅為 6 納米（盡管許多特征尺寸要大得多）。

最近，臺積電和三星已實現3 納米級量產，并正在為 2 納米節點做準備，而英特爾的“英特爾 3”和“英特爾 18A”節點也已開始出貨。業界也正在從 FinFET 轉向新的“全柵極”（GAA）晶體管結構——英特爾的版本稱為 RibbonFET——這種結構可以在原子尺度上更好地控制漏電流。

要理解2 納米的極致，不妨想想：構成處理器主體的硅原子間距約為 0.5 納米，每個原子的直徑約為 0.1 納米。因此，粗略估計，臺積電 2 納米晶體管的結構元素直徑只有幾個原子那么大。

瞄準原子的挑戰

拋開芯片制造商正在努力實現僅跨越幾個原子的特征這一令人難以置信的現實，EUV 光刻技術已經帶來了一系列嚴峻的工程和制造挑戰。

在人工智能時代，這些挑戰尤為緊迫。微軟、谷歌、亞馬遜和Meta等大型科技公司和云服務提供商正在每個數據中心部署數以萬計的3納米級GPU和加速器。僅憑這些需求，全球高帶寬內存（HBM）、封裝和EUV工具的供應鏈就已捉襟見肘。

在俄勒岡州英特爾的D1X 晶圓廠內，工程師們正在研究一臺 165 噸的高數值孔徑 EUV 光刻系統，這是 ASML 制造的下一代芯片制造機器，用于打印寬度僅為幾十個原子的特征。

英特爾在將其10 納米制程與 14 納米制程的效率相匹配方面面臨著巨大的挑戰，而GlobalFoundries在縮小到7 納米甚至更小的制程時也遇到了一系列問題。雖然英特爾和 GlobalFoundries 面臨的難題可能不僅僅源于 EUV 光刻技術的復雜性，但這兩者之間也并非完全沒有關聯。

電磁波的波長越短，其蘊含的能量就越大。這種較高的能量水平在芯片制造過程中存在造成損壞的風險。超精密制造極易受到所用材料中的污染和缺陷的影響。此外，衍射極限和統計噪聲（EUV 波能量沉積到芯片層的位置的固有差異）等因素阻礙了生產完美芯片的愿望。

還有一個問題：在奇異的原子世界中，電流的流動和能量的轉移不再遵循經典的系統和規則。以我們習以為常的尺度，讓電流以移動的電子（構成原子的三種粒子之一）的形式在緊密排列的導體中流動相對容易——只需在導體上包裹一層厚厚的絕緣層即可。

然而，在英特爾和臺積電的規模下，這項任務變得十分艱巨，主要是因為絕緣層厚度不夠。目前，大多數生產挑戰都可以歸因于EUV光刻技術本身的復雜性。高數值孔徑EUV對精度的要求更高，需要全新的透鏡系統和光刻膠材料。

經濟學與人工智能資本

這是因為，真正的問題，也就是生產困難背后的根本原因，在于英特爾、臺積電及其所有制造伙伴都是企業，他們瞄準原子的唯一目的就是創造未來的收入。幾年前的一篇研究論文，對較小工藝節點的晶圓成本進行了如下概述。

為了便于討論，我們假設英特爾的Haswell CPU 系列（例如酷睿 i7-4790K）采用 28 納米級工藝節點。在此假設下，過渡到 10 納米工藝將使每片晶圓的成本幾乎翻倍。雖然晶圓良率在很大程度上取決于每片芯片的尺寸，但較小的工藝節點有時可以通過從單個晶圓上切割出更多芯片來提高良率，從而部分抵消更高的制造成本。即便如此，制造商通常會通過提高價格將至少部分增加的成本轉嫁給消費者，同時仍試圖根據市場需求調整這些成本的增長。

在2000年代和2010年代，智能手機銷量的激增（以及為其提供支持的系統級芯片（SoC）的出現）推動了整個行業對工藝節點的追求。家庭和汽車聯網設備的快速增長進一步加劇了這一壓力，迫使芯片制造商承擔早期低良率生產帶來的財務損失，直到其制造系統足夠成熟，能夠可靠地生產高良率晶圓。

在人工智能時代，這一經濟方程式發生了巨大變化。

3 納米及更小節點的晶圓成本可能超過 2 萬美元，而設計一款新芯片的成本可能超過 5 億美元。為了控制這些不斷上漲的成本，大多數高端處理器現在都采用了Chiplet 架構——將多個較小的芯片集成在一個封裝中。這種方法由 AMD 推廣，目前已被英特爾、Nvidia 以及幾乎所有主要的 AI 加速器制造商采用，以在控制成本的同時提高良率和靈活性。

如今，半導體投資大多集中在人工智能硬件領域。微軟、谷歌、Meta 和亞馬遜等超大規模企業每年向人工智能數據中心投入超過 2500 億美元。這股資本浪潮將整個半導體生態系統拉入了人工智能軍備競賽——從代工廠和先進封裝公司，到高帶寬存儲器 (HBM) 供應商以及 ASML 的 EUV 光刻工具制造商。

鑒于如今每一代新制程的投入都高達數百億美元，風險巨大。這種金融豪賭是格芯幾年前退出尖端制程競賽的原因之一，如今它專注于成熟節點（12 至 65 納米），服務于汽車、工業和物聯網市場，在這些市場中，穩定性和規模化比尖端的微型化更重要。

前景

如果這一切聽起來有點悲觀，那么值得記住的是，短期前景實際上是充滿希望的。正如幾年前的預測，三星和臺積電的3 納米生產線已經運行了好幾年，2 納米的試運行也已在進行中，而英特爾正在利用 RibbonFET 和 PowerVia 為其最新節點提供動力，奮力反擊。

此外，芯片設計師正在通過在產品中運用多節點技術來確保其設計面向未來。AMD 的 Ryzen CPU 采用的 chiplet 設計策略為其他芯片制造商樹立了先例。例如，AMD 于 2019 年推出的第三代 Ryzen CPU 就集成了兩塊臺積電 7 納米工藝生產的芯片和一塊格芯 14 納米工藝生產的芯片。前者是處理器的實際部件，而后者則管理連接到 CPU 的 DDR4 內存和 PCI Express 設備。

如今，這種方法已進一步成熟。AMD 的 Ryzen 9000 和 EPYC Genoa 芯片采用 5 納米和 6 納米芯片，而英特爾的 Meteor Lake 和 Arrow Lake 處理器則采用通過 Foveros 3D 封裝集成的 7 納米級芯片。這種芯片和 3D 堆疊的革命已變得與節點尺寸本身同等重要。

與此同時，人工智能不僅是晶圓廠飛速發展的動力，也正在成為推動它們前進的工具之一。機器學習如今正在幫助優化光刻技術，更早地發現缺陷，并提升每片晶圓的良率。人工智能的蓬勃發展不僅將制造工藝推向極限，也教會了晶圓廠如何在這種壓力下生存。

上圖展示了英特爾過去50 年的制程節點演變歷程。縱軸以 10 為單位表示節點尺寸，從 10,000 納米開始遞增。這家芯片巨頭的發展軌跡表明，節點半衰期（每次將節點尺寸減小一半所需的時間）約為 4.5 年。

事實證明，這一預測基本正確：到2025 年，英特爾、臺積電和三星都將生產 3 納米級芯片，而 2026 年至 2027 年將生產 2 納米級芯片。從這里開始，收益將不僅僅來自于縮小尺寸，還來自于垂直發展、3D 堆疊晶體管，以及將 AI 加速更深地融入到每一層硅中。

最終的結果是芯片密度更高、散熱更佳、效率顯著提升——這種芯片能夠讓微型機器人實現邊緣推理，為幾乎不耗電的可穿戴設備供電，并驅動百億億次級數據中心而不會消耗電網資源。當然，圖形硬件（或者應該說是人工智能芯片？）的視覺效果將超越十年前大片的視覺奇觀。

未來確實是光明的，因為未來很小。

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